vhdltestbench怎么写( 三 ) _vhdltestbench

但是，如果你已经把VHDL都玩烂透了，c实在不熟也不想写那么复杂的c程序了. 那可不可以直接用VHDL写段简单的代码来测试你的转换程序呢？答曰：可以. 把你那个被测程序打包成模块，让它被上刚写的那个测试程序虚拟调用，给它发数据让它把收到的显示出来. That's testbench.
原来的VHDL因为是必须要写入FPGA所以他得是可综合，有时序约束的. 而Testbech就是段用VHDL语言描述的信号发生器，由计算机来编译实现即可，不受FPGA硬件约束，可以是不可综合的.
4.怎样写testbench如何编写testbench的总结？1.激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。
方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。eg:inout [0:0] bi_dir_port;wire [0:0] bi_dir_port;reg [0:0] bi_dir_port_reg;reg bi_dir_port_oe;assign bi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1'bz；用bi_dir_port_oe控制端口数据方向，并利用中间变量寄存器改变其值。
等于两个模块之间用inout双向口互连。往端口写（就是往模块里面输入）方法2：使用force和release语句，这种方法不能准确反映双向端口的信号变化，但这种方法可以反映块内信号的变化。
具体如示：module test();wire data_inout;reg data_reg;reg link;#xx； //延时force data_inout=1'bx； //强制作为输入端口。
#xx;release data_inout； //释放输入端口endmodule从文本文件中读取和写入向量1）读取文本文件：用 $readmemb系统任务从文本文件中读取二进制向量（可以包含输入激励和输出期望值）。
$readmemh 用于读取十六进制文件。例如：reg [7:0] mem[1:256] // a 8-bit, 256-word 定义存储器meminitial $readmemh ( "mem.data", mem ) // 将.dat文件读入寄存器mem中initial $readmemh ( "mem.data", mem, 128, 1 ) // 参数为寄存器加载数据的地址始终2）输出文本文件：打开输出文件用？$fopen 例如：integer out_file; // out_file 是一个文件描述，需要定义为 integer类型out_file = $fopen ( " cpu.data " ); // cpu.data 是需要打开的文件，也就是最终的输出文本设计中的信号值可以通过$fmonitor, $fdisplay,2. Verilog和Ncverilog命令使用库文件或库目录ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v //一般编译文件在run.f中，库文件在lib.v中，lib2目录中的.v文件系统自动搜索使用库文件或库目录，只编译需要的模块而不必全部编译3.Verilog Testbench信号记录的系统任务：1). SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你set probe on的信号的变化.ex). $shm_open("waves.shm")； //打开波形数据库$shm_probe(top, "AS"); // set probe on "top"，第二个参数： A -- signals of the specific scrope S -- ports of the specified scope and below, excluding library cellsC -- ports of the specified scope and below, including library cellsAS -- Signals of the specified scope and below, excluding library cellsAC -- Signals of the specified scope and below, including library cells还有一个 M，表示当前scope的memories，可以跟上面的结合使用，"AM" "ams" "amc"什么都不加表示当前scope的ports;$shm_close //关闭数据库2). VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化.ex). $dumpfile("filename")； //打开数据库$dumpvars(1, top.u1); //scope = top.u1, depth = 1第一个参数表示深度，为0时记录所有深度；第二个参数表示scope，省略时表当前的scope.$dumpvars; //depth = all scope = all$dumpvars(0); //depth = all scope = current$dumpvars(1, top.u1); //depth = 1 scope = top.u1$dumpoff //暂停记录数据改变，信号变化不写入库文件中$dumpon //重新恢复记录3). Debussy fsdb数据库也可以记录信号的变化，它的优势是可以跟debussy结合，方便调试.如果要在ncverilog仿真时，记录信号，首先要设置debussy:a. setenv LD_LIBRARY_PATH :$LD_LIBRARY_PATH(path for debpli.so file (/share/PLI/nc_xl//nc_loadpli1))b. while invoking ncverilog use the +ncloadpli1 option.ncverilog -f run.f +debug +ncloadpli1=debpli:deb_PLIPtrfsdb数据库文件的记录方法，是使用$fsdbDumpfile和$fsdbDumpvars系统函数，使用方法参见VCD注意：在用ncverilog的时候，为了正确地记录波形，要使用参数： "+access+rw"，否则没有读写权限在记录信号或者波形时需要指出被记录信号的路径，如：tb.module.u1.clk.………………………………………………………………………………………………………关于信号记录的系统任务的说明：在testbench中使用信号记录的系统任务，就可以将自己需要的部分的结果以及波形文件记录下来（可采用sigalscan工具查看），适用于对较大的系统进行仿真，速度快，优于全局仿真。