verilog计数器程序怎么写( 二 ) _计数器

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//Logic
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always @ (posedge SYSCLK or negedge RST_B)
begin
if(!RST_B)
DATA_OUT
4.急求verilog 8进制计数器程序//////////////////
//
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module 8jinzhi (rst,clk,out);
//
input rst,clk;
output [2:0]out;
//
reg [2:0]out;
//
always @ (posedge clk or negedge rst )
if(!rst)
outelse
outendmodule
不知道要什么级别的。。。。这个行吧。。。用门电路也可以搭出来。三个D触发器或者JK触发器都可以
5.请哪位看看这个verilog程序,该怎样解释out<=out<<1； // 将out左移一位并赋给out
out[0]<=~out[3]； //将out的最高位即第三位赋给out的最低位第0位
if(clr)
out<=4'h0；//置位
else
out<= out <<1；//左移一位， 1st:0000;2nd:0010;3rd:0110
out[0]<=~out[3]；//最高位赋给最低位；1st:0001;2nd:0011;3rd:0111
这个不是一个四位计数器吧
你可以仿真下，本来我是推算下，但是推算结果如上，怕出错，仿真下也是这个结果
1,3,7,15,14,12,8,0
6.用verilog写二进制计数器302进制计数器，就是从0开始计数，计数到301后，再从0开始重新计数，就像十进制计数一样，从0开始计数，计数到9后回到0重新开始计数。
//---302位计数器，从0开始计数，最大值是100101101(=301);(9位)-----// module counter302(clk,rst,Q); input clk; input rst; output reg [8:0] Q; always @(posedge clk or negedge rst) begin if(!rst) begin Q <= 9'b000000000； //复位后输出Q赋值0; end else begin //时钟上升沿开始计数 if(Q==9'b100101101) begin Q <= 9'b000000000； //计数到最大值（301）后，回到0重新计数； end else begin Q <= Q+1; end end end endmodule //------------------------------------------------------------------------------// 。
7.用Verilog语言怎么写一个60进制的计数器然后显示在数码管上module xue3(iSW,oHEX3,oHEX2,oHEX1,oHEX0);
【verilog计数器程序怎么写】input [3:0] iSW;
output oHEX3,oHEX2,oHEX1,oHEX0;
//下面点亮四个七段数码管
bcd7seg digit0(iSW[3:0],oHEX0);
bcd7seg digit1(iSW[3:0],oHEX1);
bcd7seg digit2(iSW[3:0],oHEX2);
bcd7seg digit3(iSW[3:0],oHEX3);
endmodule
//下面是子模块。欢~~迎~~加fpga~qun~~37378637 /////////////
module bcd7seg(B,H);
input [3:0] B;
output reg H;
always @(B) begin
case (B) //选择输出数据，这里采用的是共阳极接法，要是共阴极各数按位全部取反即可。从最低位开始分别代表了七段中的abcdefg第8位是D.P段
4'h0: H = 8'hc0； //显示0
4'h1: H = 8'hf9； //显示1
4'h2: H = 8'ha4； //显示2
4'h3: H = 8'hb0； //显示3
4'h4: H = 8'h99； //显示4
4'h5: H = 8'h92； //显示5
4'h6: H = 8'h82； //显示6
4'h7: H = 8'hf8； //显示7
4'h8: H = 8'h80； //显示8
4'h9: H = 8'h90； //显示9
4'ha: H = 8'h88； //显示a
4'hb: H = 8'h83； //显示b
4'hc: H = 8'hc6； //显示c
4'hd: H = 8'ha1； //显示d
4'he: H = 8'h86； //显示e
4'hf: H = 8'h8e； //显示f
default: H =8'hff； //全灭
endcase
end
endmodule

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