4. Verilog键盘扫描程序的testbench怎么写 modulemul3_testbench；//定义一个没有输入输出端口的测试平台rega2,a1,a0,b2,b1,b0；//被测模块的input端口，改为对应的reg寄存器做输入信号wirep5,p4,p3,p2,p1,p0；//被测模块的output端口，改为对应的wire型initialbegin//初始化所有输入信号的寄存器值a2=0;a1=0;a0=0;b2=0;b1=0;b0=0;#50//一般延迟较长时间后，应该使复位信号不复位系统正常工作，但你没有复位信号end//初始化模块结束后一般时序电路仿真是产生时钟信号，//这是纯组合逻辑没有时钟信号就省略了//然后就可以根据你所需要验证的功能在此位置编写initial块或always块给reg型//的输入信号赋值的相关逻辑，观察wire型输入信号的值//---------------------------调用被测对象，格式如一般元件调用-------------------mul3DUT(.a2(a2),.a1(a2),.a0(a0),.b2(b2),.b1(b2),.b0(b0),.p5(p5),.p4(p4),.p3(p3),.p2(p2),.p1(p1),.p0(p0));endmodule//最后的提示，你的程序里定义了整数型变量，其实是不好的用法，甚至不能被正确综合，//可以用等值的reg型变量来替代，即使你定义成整数型，实际上也是被综合成reg型的，//另外，一般可综合代码中最好不要用for语句，个人认为你的代码会完全功能不正常的 。
5. 如何编写testbench的总结 如何编写testbench的总结（非常实用的总结）1.激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理 。
方法：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench 中要定义为wire型变量，然后用输出使能控制传输方向 。eg:inout[0:0]bi_dir_port; wire[0:0]bi_dir_port; reg[0:0]bi_dir_port_reg; regbi_dir_port_oe; assignbi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1'bz； 用bi_dir_port_oe控制端口数据方向，并利用中间变量寄存器改变其值 。
等于两个模块之间用inout双向口互连 。往端口写（就是往模块里面输入） 。
6. 如何编写 test bench来仿真VHDL程序 本文介绍如何写testbench来仿真VHDL程序 。
通常testbench完成如下的任务：1. 实例化需要测试的设计（DUT）;2. 通过对DUT模型加载测试向量来仿真设计；3. 将输出结果到终端或波形窗口中加以视觉检视；4. 另外，将实际结果和预期结果进行比较 。一、构建Testbench 本文用VHDL来写，由于testbench只用来进行仿真，它们没有那些适用于综合的RTL语言子集的语法约束限制，而是所有的行为结构都可以使用 。
所有testbench包含了以下的基本程序段：Entity and Architecture Declaration ;Signal Declaration ;Instantiation of Top-level Design ;Provide Stimulus. 在ISE工程中添加source:VHDL Test Bench到顶层文件，在source for 选项中选择Behavioral Simulation 。你会发现Test Bench中有很多已经自动写好，可根据自己的设计需要改写程序 。
其中Entity是空的，由于是仿真，不必有管脚的输入输出，只要写好激励信号就可以了 。二、双击Simulate Behavioral Model进行Modelsim仿真 我们在modelsim仿真的过程中，如果想改写激励程序，点击environment back（图中向左的箭头），回到激励程序的编写环境 。
可以利用其提供的模板直接改写testbench，点source->show language template，需要将read only取消掉，否则无法改写 。本人建议，在这个环境中可以看到模板，你可以根据需要将相应的语句拷到VHDL Testbench中去 。
这里只是简单介绍如何用test bench来仿真VHDL程序，其中各种激励信号的编写、时序的安排要依靠设计的需要，这些只能靠平时不断的积累 。这里介绍的是从ISE中直接调用modelsim进行仿真，因此关于ISE和modelsim的关联也是大家经常遇到的问题 。
这个下次再总结 。
7. 如何编写testbench的总结 如何编写 testbench 的总结（非常实用的总结） 1.激励的设置 相应于被测试模块的输入激励设置为 reg 型，输出相应设置为 wire 类型，双向端口 inout 在 测试中需要进行处理 。