方法：为双向端口设置中间变量 inout_reg 作为该 inout 的输出寄存，inout 口在 testbench 中要定义为 wire 型变量，然后用输出使能控制传输方向 。eg : inout[0:0]bi_dir_port; wire[0:0]bi_dir_port; reg[0:0]bi_dir_port_reg; regbi_dir_port_oe; assignbi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1'bz； 用 bi_dir_port_oe 控制端口数据方向，并利用中间变量寄存器改变其值 。
等于两个模块之间 用 inout 双向口互连 。往端口写（就是往模块里面输入 ） 。
8. 如何编写 test bench来仿真VHDL程序 本文介绍如何写testbench来仿真VHDL程序 。
通常testbench完成如下的任务：1. 实例化需要测试的设计（DUT）;2. 通过对DUT模型加载测试向量来仿真设计；3. 将输出结果到终端或波形窗口中加以视觉检视；4. 另外，将实际结果和预期结果进行比较 。一、构建Testbench 本文用VHDL来写，由于testbench只用来进行仿真，它们没有那些适用于综合的RTL语言子集的语法约束限制，而是所有的行为结构都可以使用 。
所有testbench包含了以下的基本程序段：Entity and Architecture Declaration ;Signal Declaration ;Instantiation of Top-level Design ;Provide Stimulus. 在ISE工程中添加source:VHDL Test Bench到顶层文件，在source for 选项中选择Behavioral Simulation 。你会发现Test Bench中有很多已经自动写好，可根据自己的设计需要改写程序 。
其中Entity是空的，由于是仿真，不必有管脚的输入输出，只要写好激励信号就可以了 。二、双击Simulate Behavioral Model进行Modelsim仿真 我们在modelsim仿真的过程中，如果想改写激励程序，点击environment back（图中向左的箭头），回到激励程序的编写环境 。
可以利用其提供的模板直接改写testbench，点source->show language template，需要将read only取消掉，否则无法改写 。本人建议，在这个环境中可以看到模板，你可以根据需要将相应的语句拷到VHDL Testbench中去 。
这里只是简单介绍如何用test bench来仿真VHDL程序，其中各种激励信号的编写、时序的安排要依靠设计的需要，这些只能靠平时不断的积累 。这里介绍的是从ISE中直接调用modelsim进行仿真，因此关于ISE和modelsim的关联也是大家经常遇到的问题 。
【怎么写testbench】这个下次再总结 。